Target Impedance

앞서 말한 바와 같이, DRAM 동작 전압은 낮아지고, 스위칭 속도는 빨라지면서 PDN에 요구되는 전원 안정성 기준이 더욱 엄격해졌다. 그렇다면 이런 안정성의 기준은 어떤 걸 기준으로 정해지는 걸까?

고속 환경에서는 단순한 직류 저항 뿐만 아니라, 주파수 의존적인 저항 성분인 Impedance(Z)를 핵심 설계 지표로 삼는다. 이를 흔히, Target Impedance라고 하며 설계자가 PDN이 충족해야 할 최대 임피던스 상한을 의미한다.

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PDN 임피던스 Z는 주파수에 따라 서로 다른 소자들이 우세하게 작용한다.

주파수 구간	우세 소자	특성
DC ~ kHz	R (저항 성분)	IR Drop
kHz ~ MHz	C (커패시터)	Decoupling & Bypass
MHz ~	L (인덕터)	L 성분에 의한 임피던스 상승 & 공진

 

따라서 동작 주파수까지의 Target Impedance 달성을 위해서는 각 구간별, 서로 다른 PCB 설계 전략을 세워야만 한다.

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1. DC ~ 수 kHz 구간

이 구간은 주로 직류 저항에 의한 IR 드롭이 문제다.

• 전원선 폭과 두께를 최대화
  • 넓고 두꺼운 파워/그라운드 플레인 사용
  • 트레이스 폭 확대, 다수의 병렬 비아(via) 배치
    
  • 전원 경로 단축으로 RDC 최소화
• 대용량 벌크 캐패시터 활용
  • 전해·폴리머 캐패시터로 저주파 리플 필터링

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2. 수 kHz ~ 수 MHz 구간

중간 대역은 디커플링 캐패시터의 임시 전류 공급 기능이 중요하다.

• 다단계 용량 분포(decoupling ladder)
  • 10μF~1μF급 중·저주파용 캐패시터
  • 0.1μF~0.01μF급 고주파까지 커버
• 캐패시터 배치 전략
  • VRM → PCB 레벨 → DRAM 전원핀 순으로 계층적 배치
  • 각 군집(cluster) 당 다양한 값의 캐패시터 혼합
• ESR/ESL 특성 고려
  • 중·저주파 캐패시터는 적당한 ESR로 댐핑 효과 부여
  • ESL이 낮은 캐패시터 사용으로 중주파 전압 안정화

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3. 수 MHz 이상 구간

초고속 스위칭이 발생하는 구간에서 기생 인덕턴스가 지배적이다.

• 저 ESL 세라믹 캐패시터 집중 배치
  • 0.01μF 이하의 초소형 MLCC를 전원 핀 바로 옆에 배치
• 비아 및 루프 최적화
  • 전원·그라운드 비아 쌍을 밀접 배치
  • 비아 직경 최소화
• 레이어 스택업 설계
  • 파워/그라운드 평면 간 얇은 절연층으로 높은 면내 커패시턴스 확보