What is Power Integrity?

많은 엔지니어들은 PCB의 Power(VDD, VDDQ, VCC) 를 단순히 IC의 전원을 공급해 주는 역할 정도로 생각한다. Power Plane은 최대한 넓게 깔아야 하고, Decoupling Capacitor는 여기저기 붙여 두면 전류 공급이 문제 없다는 정도만 알고 있을 뿐, 왜 그래야 하는지, 어떻게 전류 공급 특성이 좋아지는지에 대해서는 깊이 고민하지 않는다. 필자도 그랬다. 이번 기회에 틈틈이 공부한 내용을 공유해 보고자 한다.

Power Integrity, PI란 무엇일까?

말 그대로 Power Integrity, 즉 전원 무결성이다. “필요한 순간, 필요한 만큼의 전류를 흔들림 없이 공급해서 전압 레일이 정해진 레벨에서 유지되는가”를 평가하는 척도다.

초창기 디지털 회로는 높은 Voltage Level 그리고 느린 CLK으로 구동됐기 때문에, 전원망 특성은 상대적으로 관대한 편이었다. 그런데 클럭이 기하급수로 빨라지고, 칩 안에 수천 만 개의 게이트가 동시에 스위칭할 때, 순간적으로 요구되는 전류 변화(dI/dt)가 엄청나게 커졌다. 이 순간 전류를 제대로 감당하지 못하면 파워 레일 전압이 순식간에 크게 출렁이고(Voltage drop), 그 결과 SI가 무너져 데이터 에러가 발생하는 문제가 발생하기 시작했다.

DRAM 세대: 속도↑, 전압↓의 의미와 PI의 중요성

DRAM을 예시로 살펴보자. 세대가 올라갈수록 동작 속도(Speed)는 빨라지고, 동작 전압(Voltage Level)은 낮아지고 있다.

1. Pdynamic = C·V²·f 관점

DRAM은 스위칭하는 커패시턴스(C)를 클럭 주파수(f)만큼 충·방전하며 데이터를 읽고 쓴다. 여기서 V(전압)를 낮추면 전력 소모가 V²에 비례해 크게 줄지만, f(속도)가 높아질수록 전류 수요(I = P/V = C·V·f)는 오히려 선형으로 늘어난다.

따라서 DRAM 세대 업그레이드로

V ↓ → 단위 스위칭당 전력 절감
f ↑ → 전체 스위칭 횟수 증가 → 총 전류 수요 증가 라는 상반된 요구가 공존하게 된다.

2. 전압 하락이 주는 PI 챌린지

또한, 낮아진 V는 곧 제한된 전압 마진을 의미한다. – 전압 강하 ΔV가 작아도 심각한 데이터 오류 유발

높아진 I_peak는 PDN(Power Delivery Network)에 더 큰 dI/dt 스트레스를 줄것이며, 순간 전압 강하(Vdrop)가 발생하는 빈도는 늘어날것이다. 결과적으로 DRAM 입·출력 신호 타이밍 및 레벨이 무너질 확률을 높이는, 즉 더 확고한 PI가 필요해지는 것이다.