
UVM Testbench Structure - 01. UVM TOP
·
이론 공부/UVM (Universal Verification Methodology)
무언가를 배울 때 개념을 쌓고 가는 것도 좋지만, 가장 빠르게 배울 수 있는 방법은 따라하는 것이다. Chipverify에서 제공하는 예시를 따라하며 UVM에 대해 배워보자.UVM 기반 Simulation은 다음 과정을 거치게 된다.clk 생성 DUT와 interface 연결 UVM 환경에 인터페이스 등록 (uvm_config_db) base_test 실행 → UVM 시나리오 작동 $dumpvars로 waveform 기록 (디버깅용) module tb_top; import uvm_pkg::*; // Complex testbenches will have multiple clocks and hence multiple clock // generator modules that will be insta..