0. 개요 Adder와 마찬가지로 Multiplier를 구현하는 방법은 결과값을 어떻게 병렬로 처리하느냐에 따라 결정된다. 모든 Multiplier는 세 단계를 거쳐 값을 구하게 된다.  1. 부분 곱 생성 (Generation of partial product)멀티플라이어와 피승수의 개별 비트를 곱하여 부분 곱을 생성한다. 이진 곱셈에서는 멀티플라이어의 각 비트가 피승수의 모든 비트와 AND 연산을 하여 얻을 수 있다.예를 들어, 8x8 비트 멀티플라이어의 경우 일반적으로 8개의 부분 곱이 생성된다.2. 부분 곱 덧셈 (Partial product addition)생성된 부분 곱들은 각각의 가중치(위치)에 따라 정렬된 후 합산된다. 이 단계에서는 속도를 최적화하고 캐리 전파를 줄이기 위해 Wallace..

CPU(중앙 처리 장치)는 다양한 구성 요소로 이루어져 있으며, 그 중 ALU는 산술 연산(덧셈, 뺄셈 등)과 논리 연산(AND, OR, XOR 등)을 수행하는 장치이다. ALU는 CPU에서 계산을 담당하는 중요한 요소이므로, CPU의 성능에 큰 영향을 미치게 되는데, 덧셈, 뺄셈, 나눗셈, 곱셈 등의 연산은 Adder(덧셈기)와 다른 논리 회로들이 결합되어 이루어지므로 Adder 속도가 ALU 성능에서 가장 중요한 요소라고 볼 수 있다.  Adder의 속도는 기존 직렬로 처리되는 Carry와 Sum을 어떻게 병렬로 처리하느냐에 따라 결정된다. 이는 사용되는 알고리즘에 따라 Ripple Carry Adder (RCA), Carry Lookahead Adder (CLA), Brent-Kung Adder (..

0. 개요 Chip 설계 시, Data를 저장하는데 사용되는 소자의 종류는 크게 Latch, Flip-Flop으로 나눌 수 있다. Latch의 경우 CLK의 Level에 동기화 되어 데이터를 저장하고, Flip-Flop은 CLK의 Edge에 동기화 되어 데이터를 저장하는데, 디지털 시스템의 동기화 및 안정성을 위해 사용되는 대부분의 소자는 Flip-Flop이라고 생각하면 된다. Flip-Flop은 입력 신호에 따라 SR, JK, D-FF 으로 나뉘어 지는데, D-FF는 하나의 입력 신호(D)만 다루므로, 다른 FF에 비해 설계가 단순하고 사용이 직관적이기 때문에 많이 사용된다. D-FF 안에서도 신호를 어떻게 처리하냐에 따라 다양한 종류의 D-FF을 만들 수 있는데, 이를 비교해보고자 한다. 아래 회로들..

반도체의 평균 수명은 설계, 사용 환경, 및 용도에 따라 달라지지만, 평균적으로 10~20년 이상 지속된다고 한다. 이상적인 환경과 조건으로 사용한다 하여도 금속 배선에서 발생하는 전기적·물리적 열화 현상으로 인해 영구적인 사용은 거의 불가능하다 봐야한다. 이 때 발생하는 전기적·물리적 열화 현상의 원인 중 가장 대표적인 것은 "Electromigration"이다.  Electromigration  신호를 주고 받을 때, 도선상에는 굉장히 많은 전자들이 이동하는 상태이다. 이 때, 전자들이 금속 원자와 충돌하면서 이동시키게 되고, 이로 인해 발생하는 voids, hillock과 같은 문제를 "Electromigration"이라 한다.  이를 방지하기 위해 공정에서는 다른 금속원자를 사용하거나 합금을 이용..

이전 글에 이어서 Load단의 기생 Capacitance가 증가함에 따른 Throughput이 왜 감소하는지 간단히 알아보자.   기생 Capacitance로 인해 발생하는 RC Delay는 다음 수식으로 결정된다. 흔히들 알려져 있는 수식이다. RC Delay는 회로에서 신호가 전파되는 데 걸리는 시간을 나타내며, 아래와 같은 의미를 가진다. RC Delay는 회로에서 신호가 전파되는 데 걸리는 시간을 나타낸다.- R: 저항 (드라이버 트랜지스터의 출력 저항 또는 신호 경로의 저항).- C: 부하 정전용량 (Load Capacitance).부하 정전용량이 크면 더 많은 전하를 충전하거나 방전해야 하므로 신호 전압의 변화 속도가 느려지게 된다.    "Throughput"은 시스템이 일정 시간 동안 처리..