AMBA AXI BUS - 04. VIVADO AXI4-Lite Template 분석

Xilinx의 Vivado는 사용자 맞춤형 AXI4-Lite 인터페이스를 쉽게 설계할 수 있도록 템플릿을 제공하며 다음과 같은 템플릿을 제공한다. 필자가 설계한 AXI BUS의 경우 FSM 기반으로 설계되었지만, 해당 코드 템플릿은 좀 다르게 설계된 것을 확인할 수 있다.

`timescale 1 ns / 1 ps

	module axi_temp_v1_0 #
	(
		// Users to add parameters here

		// User parameters ends
		// Do not modify the parameters beyond this line


		// Parameters of Axi Slave Bus Interface S00_AXI
		parameter integer C_S00_AXI_DATA_WIDTH	= 32,
		parameter integer C_S00_AXI_ADDR_WIDTH	= 4
	)
	(
		// Users to add ports here

		// User ports ends
		// Do not modify the ports beyond this line


		// Ports of Axi Slave Bus Interface S00_AXI
		input wire  s00_axi_aclk,
		input wire  s00_axi_aresetn,
		input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_awaddr,
		input wire [2 : 0] s00_axi_awprot,
		input wire  s00_axi_awvalid,
		output wire  s00_axi_awready,
		input wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_wdata,
		input wire [(C_S00_AXI_DATA_WIDTH/8)-1 : 0] s00_axi_wstrb,
		input wire  s00_axi_wvalid,
		output wire  s00_axi_wready,
		output wire [1 : 0] s00_axi_bresp,
		output wire  s00_axi_bvalid,
		input wire  s00_axi_bready,
		input wire [C_S00_AXI_ADDR_WIDTH-1 : 0] s00_axi_araddr,
		input wire [2 : 0] s00_axi_arprot,
		input wire  s00_axi_arvalid,
		output wire  s00_axi_arready,
		output wire [C_S00_AXI_DATA_WIDTH-1 : 0] s00_axi_rdata,
		output wire [1 : 0] s00_axi_rresp,
		output wire  s00_axi_rvalid,
		input wire  s00_axi_rready
	);
// Instantiation of Axi Bus Interface S00_AXI
	axi_temp_v1_0_S00_AXI # ( 
		.C_S_AXI_DATA_WIDTH(C_S00_AXI_DATA_WIDTH),
		.C_S_AXI_ADDR_WIDTH(C_S00_AXI_ADDR_WIDTH)
	) axi_temp_v1_0_S00_AXI_inst (
		// GLOBAL SIGNALS
		.S_AXI_ACLK(s00_axi_aclk),
		.S_AXI_ARESETN(s00_axi_aresetn),
		// AW CHANNEL
		.S_AXI_AWADDR(s00_axi_awaddr),
		.S_AXI_AWPROT(s00_axi_awprot),
		.S_AXI_AWVALID(s00_axi_awvalid),
		.S_AXI_AWREADY(s00_axi_awready),
		// W CHANNEL
		.S_AXI_WDATA(s00_axi_wdata),
		.S_AXI_WSTRB(s00_axi_wstrb),
		.S_AXI_WVALID(s00_axi_wvalid),
		.S_AXI_WREADY(s00_axi_wready),
		// B CHANNEL
		.S_AXI_BRESP(s00_axi_bresp),
		.S_AXI_BVALID(s00_axi_bvalid),
		.S_AXI_BREADY(s00_axi_bready),
		// AR CHANNEL
		.S_AXI_ARADDR(s00_axi_araddr),
		.S_AXI_ARPROT(s00_axi_arprot),
		.S_AXI_ARVALID(s00_axi_arvalid),
		.S_AXI_ARREADY(s00_axi_arready),
		// R CHANNEL
		.S_AXI_RDATA(s00_axi_rdata),
		.S_AXI_RRESP(s00_axi_rresp),
		.S_AXI_RVALID(s00_axi_rvalid),
		.S_AXI_RREADY(s00_axi_rready)
	);

	// Add user logic here

	// User logic ends

	endmodule

 

AMBA AXI BUS - 03. AXI4_Lite 설계

 

위 코드는 Slave 모듈의 템플릿이다. 이전 게시글에서 본 WRITE와 READ 트랜잭션의 각 채널(AW, W, B, AR, R) 포트가 정의되어 있고, AXI BUS가 인스턴스화 되어 각 포트에 연결되어 있는 것을 확인할 수 있다. 이제 AXI BUS 내부를 살펴보자. 굉장히 긴 코드로 이루어져있는데... 하나하나 살펴보도록 하자..

---

1. 포트 정의

	module axi_temp_v1_0_S00_AXI #
	(
		// Users to add parameters here

		// User parameters ends
		// Do not modify the parameters beyond this line

		// Width of S_AXI data bus
		parameter integer C_S_AXI_DATA_WIDTH	= 32,
		// Width of S_AXI address bus
		parameter integer C_S_AXI_ADDR_WIDTH	= 4
	)
	(
		// Users to add ports here

		// User ports ends
		// Do not modify the ports beyond this line

		// Global Clock Signal
		input wire  S_AXI_ACLK,
		// Global Reset Signal. This Signal is Active LOW
		input wire  S_AXI_ARESETN,
		// Write address (issued by master, acceped by Slave)
		input wire [C_S_AXI_ADDR_WIDTH-1 : 0] S_AXI_AWADDR,
		// Write channel Protection type. This signal indicates the
    		// privilege and security level of the transaction, and whether
    		// the transaction is a data access or an instruction access.
		input wire [2 : 0] S_AXI_AWPROT,
		// Write address valid. This signal indicates that the master signaling
    		// valid write address and control information.
		input wire  S_AXI_AWVALID,
		// Write address ready. This signal indicates that the slave is ready
    		// to accept an address and associated control signals.
		output wire  S_AXI_AWREADY,
		// Write data (issued by master, acceped by Slave) 
		input wire [C_S_AXI_DATA_WIDTH-1 : 0] S_AXI_WDATA,
		// Write strobes. This signal indicates which byte lanes hold
    		// valid data. There is one write strobe bit for each eight
    		// bits of the write data bus.    
		input wire [(C_S_AXI_DATA_WIDTH/8)-1 : 0] S_AXI_WSTRB,
		// Write valid. This signal indicates that valid write
    		// data and strobes are available.
		input wire  S_AXI_WVALID,
		// Write ready. This signal indicates that the slave
    		// can accept the write data.
		output wire  S_AXI_WREADY,
		// Write response. This signal indicates the status
    		// of the write transaction.
		output wire [1 : 0] S_AXI_BRESP,
		// Write response valid. This signal indicates that the channel
    		// is signaling a valid write response.
		output wire  S_AXI_BVALID,
		// Response ready. This signal indicates that the master
    		// can accept a write response.
		input wire  S_AXI_BREADY,
		// Read address (issued by master, acceped by Slave)
		input wire [C_S_AXI_ADDR_WIDTH-1 : 0] S_AXI_ARADDR,
		// Protection type. This signal indicates the privilege
    		// and security level of the transaction, and whether the
    		// transaction is a data access or an instruction access.
		input wire [2 : 0] S_AXI_ARPROT,
		// Read address valid. This signal indicates that the channel
    		// is signaling valid read address and control information.
		input wire  S_AXI_ARVALID,
		// Read address ready. This signal indicates that the slave is
    		// ready to accept an address and associated control signals.
		output wire  S_AXI_ARREADY,
		// Read data (issued by slave)
		output wire [C_S_AXI_DATA_WIDTH-1 : 0] S_AXI_RDATA,
		// Read response. This signal indicates the status of the
    		// read transfer.
		output wire [1 : 0] S_AXI_RRESP,
		// Read valid. This signal indicates that the channel is
    		// signaling the required read data.
		output wire  S_AXI_RVALID,
		// Read ready. This signal indicates that the master can
    		// accept the read data and response information.
		input wire  S_AXI_RREADY
	);

 

1) AXI4-Lite의 쓰기(Write) 채널 신호

• S_AXI_AWADDR : 쓰기 주소 (마스터가 보냄)
• S_AXI_AWPROT : 보호 신호 (권한 정보, 거의 사용되지 않음)
• S_AXI_AWVALID : 주소가 유효함을 표시
• S_AXI_AWREADY   : 슬레이브가 주소를 받을 준비가 되었음을 표시
• S_AXI_WDATA : 쓰기 데이터 (마스터가 보냄)
• S_AXI_WSTRB     : 바이트별 유효 데이터 마스크 (쓰기 활성화)
• S_AXI_WVALID : 슬이터가 유효함을 표시
• S_AXI_WREADY : 슬레이브가 데이터를 받을 준비가 되었음을 표시
• S_AXI_BRESP : 응기 응답 (0: OK, 2: SLVERR)
• S_AXI_BVALID : 응답이 유효함을 표시
• S_AXI_BREADY : 마스터가 응답을 받을 준비가 되었음을 표시

 

2) AXI4-Lite의 읽기(Read) 채널 신호

• S_AXI_ARADDR : 읽기 주소 (마스터가 보냄)
• S_AXI_ARPROT : 보호 신호 (권한 정보, 거의 사용되지 않음)
• S_AXI_ARVALID : 주소가 유효함을 표시
• S_AXI_ARREADY : 슬레이브가 주소를 받을 준비가 되었음을 표시
• S_AXI_RDATA : 읽기 데이터 (슬레이브가 보냄)
• S_AXI_RRESP : 읽기 응답 (0: OK, 2: SLVERR)
• S_AXI_RVALID : 데이터가 유효함을 표시
• S_AXI_RREADY : 마스터가 데이터를 받을 준비가 되었음을 표시

---

2. 슬레이브 인터페이스의 내부 신호 및 레지스터 정의

// AXI4LITE signals
	reg [C_S_AXI_ADDR_WIDTH-1 : 0] 	axi_awaddr;
	reg  	axi_awready;
	reg  	axi_wready;
	reg [1 : 0] 	axi_bresp;
	reg  	axi_bvalid;
	reg [C_S_AXI_ADDR_WIDTH-1 : 0] 	axi_araddr;
	reg  	axi_arready;
	reg [C_S_AXI_DATA_WIDTH-1 : 0] 	axi_rdata;
	reg [1 : 0] 	axi_rresp;
	reg  	axi_rvalid;

 

1. AXI 쓰기 관련 레지스터

• axi_awaddr: 쓰기 주소를 저장하는 레지스터
• axi_awready: 슬레이브가 쓰기 주소를 받을 준비가 되었음을 나타내는 신호
• axi_wready: 슬레이브가 쓰기 데이터를 받을 준비가 되었음을 나타내는 신호
• axi_bresp: 쓰기 응답 상태 (OKAY, SLVERR 등)
• axi_bvalid: 쓰기 응답이 유효함을 나타내는 신호

 

2. AXI 읽기 관련 레지스터

• axi_araddr: 읽기 주소를 저장하는 레지스터
• axi_arready: 슬레이브가 읽기 주소를 받을 준비가 되었음을 나타내는 신호
• axi_rdata: 슬레이브가 반환할 데이터
• axi_rresp: 읽기 응답 상태 (OKAY, SLVERR 등)
• axi_rvalid: 읽기 응답이 유효함을 나타내는 신호

---

	//-- Number of Slave Registers 4
	reg [C_S_AXI_DATA_WIDTH-1:0]	slv_reg0;
	reg [C_S_AXI_DATA_WIDTH-1:0]	slv_reg1;
	reg [C_S_AXI_DATA_WIDTH-1:0]	slv_reg2;
	reg [C_S_AXI_DATA_WIDTH-1:0]	slv_reg3;

 

3. 슬레이브 레지스터 (slv_reg0 ~ slv_reg3) 정의

---

	wire	 slv_reg_rden;
	wire	 slv_reg_wren;
	reg [C_S_AXI_DATA_WIDTH-1:0]	 reg_data_out;
	integer	 byte_index;
	reg	 aw_en;

 

4.신호 및 레지스터 정의

• slv_reg_rden: 슬레이브 레지스터에서 읽기 요청이 발생했을 때 활성화되는 신호
• slv_reg_wren: 슬레이브 레지스터에서 쓰기 요청이 발생했을 때 활성화되는 신호
• reg_data_out: AXI4-Lite 읽기 응답을 위해 데이터를 저장하는 레지스터
• byte_index: WSTRB(Write Strobe) 신호를 분석하여 어떤 바이트를 변경해야 하는지 추적하는 역할을 수행.
• aw_en: 쓰기 주소 수락을 관리하는 신호

---

	// I/O Connections assignments

	assign S_AXI_AWREADY	= axi_awready;
	assign S_AXI_WREADY	= axi_wready;
	assign S_AXI_BRESP	= axi_bresp;
	assign S_AXI_BVALID	= axi_bvalid;
	assign S_AXI_ARREADY	= axi_arready;
	assign S_AXI_RDATA	= axi_rdata;
	assign S_AXI_RRESP	= axi_rresp;
	assign S_AXI_RVALID	= axi_rvalid;

 

5. 내부 레지스터와 AXI4-Lite 프로토콜 신호를 연결

---

3. WRITE Transaction 정의

1) WRITE ADDRESS HANDSHAKE

	// Implement axi_awready generation
	// axi_awready is asserted for one S_AXI_ACLK clock cycle when both
	// S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_awready is
	// de-asserted when reset is low.

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_awready <= 1'b0;
	      aw_en <= 1'b1;
	    end 
	  else
	    begin    
	      if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en)
	        begin
	          // slave is ready to accept write address when 
	          // there is a valid write address and write data
	          // on the write address and data bus. This design 
	          // expects no outstanding transactions. 
	          axi_awready <= 1'b1;
	          aw_en <= 1'b0;
	        end
	        else if (S_AXI_BREADY && axi_bvalid)
	            begin
	              aw_en <= 1'b1;
	              axi_awready <= 1'b0;
	            end
	      else           
	        begin
	          axi_awready <= 1'b0;
	        end
	    end 
	end
    
    // Implement axi_awaddr latching
	// This process is used to latch the address when both 
	// S_AXI_AWVALID and S_AXI_WVALID are valid. 

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_awaddr <= 0;
	    end 
	  else
	    begin    
	      if (~axi_awready && S_AXI_AWVALID && S_AXI_WVALID && aw_en)
	        begin
	          // Write Address latching 
	          axi_awaddr <= S_AXI_AWADDR;
	        end
	    end 
	end

 

1️⃣ Reset 상태 (S_AXI_ARESETN == 0)
axi_awready = 0 (쓰기 주소를 받을 준비가 되지 않음)
aw_en = 1 (쓰기 주소를 받을 수 있도록 설정)

 

2️⃣ 쓰기 주소 및 데이터가 유효할 때 (S_AXI_AWVALID && S_AXI_WVALID)
슬레이브가 쓰기 주소를 받을 준비가 되었음을 알림 (axi_awready = 1)
새로운 주소를 받을 수 없도록 aw_en = 0 설정 (중복 방지)

 

3️⃣ 쓰기 응답이 완료되면 (S_AXI_BREADY && axi_bvalid)
aw_en = 1로 다시 설정 (새로운 쓰기 주소를 받을 수 있도록)
axi_awready = 0으로 비활성화 (다음 트랜잭션을 기다림)

 

4️⃣ 그 외 경우
axi_awready = 0 유지 (쓰기 주소를 받지 않음)

---

2) WRITE HANDSHAKE

	// Implement axi_wready generation
	// axi_wready is asserted for one S_AXI_ACLK clock cycle when both
	// S_AXI_AWVALID and S_AXI_WVALID are asserted. axi_wready is 
	// de-asserted when reset is low. 

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_wready <= 1'b0;
	    end 
	  else
	    begin    
	      if (~axi_wready && S_AXI_WVALID && S_AXI_AWVALID && aw_en )
	        begin
	          // slave is ready to accept write data when 
	          // there is a valid write address and write data
	          // on the write address and data bus. This design 
	          // expects no outstanding transactions. 
	          axi_wready <= 1'b1;
	        end
	      else
	        begin
	          axi_wready <= 1'b0;
	        end
	    end 
	end       

	// Implement memory mapped register select and write logic generation
	// The write data is accepted and written to memory mapped registers when
	// axi_awready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted. Write strobes are used to
	// select byte enables of slave registers while writing.
	// These registers are cleared when reset (active low) is applied.
	// Slave register write enable is asserted when valid address and data are available
	// and the slave is ready to accept the write address and write data.
	assign slv_reg_wren = axi_wready && S_AXI_WVALID && axi_awready && S_AXI_AWVALID;

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      slv_reg0 <= 0;
	      slv_reg1 <= 0;
	      slv_reg2 <= 0;
	      slv_reg3 <= 0;
	    end 
	  else begin
	    if (slv_reg_wren)
	      begin
	        case ( axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )
	          2'h0:
	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )
	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin
	                // Respective byte enables are asserted as per write strobes 
	                // Slave register 0
	                slv_reg0[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
	              end  
	          2'h1:
	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )
	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin
	                // Respective byte enables are asserted as per write strobes 
	                // Slave register 1
	                slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
	              end  
	          2'h2:
	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )
	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin
	                // Respective byte enables are asserted as per write strobes 
	                // Slave register 2
	                slv_reg2[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
	              end  
	          2'h3:
	            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )
	              if ( S_AXI_WSTRB[byte_index] == 1 ) begin
	                // Respective byte enables are asserted as per write strobes 
	                // Slave register 3
	                slv_reg3[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
	              end  
	          default : begin
	                      slv_reg0 <= slv_reg0;
	                      slv_reg1 <= slv_reg1;
	                      slv_reg2 <= slv_reg2;
	                      slv_reg3 <= slv_reg3;
	                    end
	        endcase
	      end
	  end
	end

(1) axi_wready 생성 (Write Data Handshake)

1️⃣ Reset 상태 (S_AXI_ARESETN == 0)

axi_wready = 0 (쓰기 데이터를 받을 준비가 되지 않음)

 

2️⃣ 쓰기 주소 및 데이터가 유효할 때 (S_AXI_AWVALID && S_AXI_WVALID && aw_en)

슬레이브가 쓰기 데이터를 받을 준비가 되었음을 알림 (axi_wready = 1)

한 사이클 후 axi_wready = 0으로 설정 (데이터 수신 완료)

 

3️⃣ 그 외 경우

axi_wready = 0 유지 (쓰기 데이터를 받지 않음)

(2) slv_reg_wren 생성 (Slave Register Write Enable)

슬레이브가 쓰기 데이터를 받을 준비가 되었고 (axi_wready = 1), 마스터가 유효한 쓰기 주소와 데이터를 보냈을 때 (S_AXI_AWVALID && S_AXI_WVALID), slv_reg_wren = 1로 설정하여 레지스터 쓰기 활성화.

(3) 레지스터 쓰기 (slv_reg0 ~ slv_reg3)

axi_awaddr의 하위 비트를 기반으로 4개의 슬레이브 레지스터 중 하나를 선택. S_AXI_WSTRB를 사용하여 유효한 바이트만 업데이트. default 케이스에서는 기존 값을 유지.

---

3) RESPONSE HANDSHAKE

// Implement write response logic generation
	// The write response and response valid signals are asserted by the slave 
	// when axi_wready, S_AXI_WVALID, axi_wready and S_AXI_WVALID are asserted.  
	// This marks the acceptance of address and indicates the status of 
	// write transaction.

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_bvalid  <= 0;
	      axi_bresp   <= 2'b0;
	    end 
	  else
	    begin    
	      if (axi_awready && S_AXI_AWVALID && ~axi_bvalid && axi_wready && S_AXI_WVALID)
	        begin
	          // indicates a valid write response is available
	          axi_bvalid <= 1'b1;
	          axi_bresp  <= 2'b0; // 'OKAY' response 
	        end                   // work error responses in future
	      else
	        begin
	          if (S_AXI_BREADY && axi_bvalid) 
	            //check if bready is asserted while bvalid is high) 
	            //(there is a possibility that bready is always asserted high)   
	            begin
	              axi_bvalid <= 1'b0; 
	            end  
	        end
	    end
	end

 

1️⃣ 쓰기 요청이 성공적으로 수락된 경우 (axi_awready && S_AXI_AWVALID && axi_wready && S_AXI_WVALID)

axi_bvalid = 1 (쓰기 응답이 유효함을 알림)

axi_bresp = 2'b0 (OKAY 응답)

 

2️⃣ 마스터가 응답을 받아들이면 (S_AXI_BREADY && axi_bvalid)

axi_bvalid = 0 (쓰기 응답 완료 후 초기화)

---

4. READ Transaction 정의

1) READ ADDRESS HANDSHAKE

	// Implement axi_arready generation
	// axi_arready is asserted for one S_AXI_ACLK clock cycle when
	// S_AXI_ARVALID is asserted. axi_awready is 
	// de-asserted when reset (active low) is asserted. 
	// The read address is also latched when S_AXI_ARVALID is 
	// asserted. axi_araddr is reset to zero on reset assertion.

	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_arready <= 1'b0;
	      axi_araddr  <= 32'b0;
	    end 
	  else
	    begin    
	      if (~axi_arready && S_AXI_ARVALID)
	        begin
	          // indicates that the slave has acceped the valid read address
	          axi_arready <= 1'b1;
	          // Read address latching
	          axi_araddr  <= S_AXI_ARADDR;
	        end
	      else
	        begin
	          axi_arready <= 1'b0;
	        end
	    end 
	end

 

1️⃣ axi_arready == 0 (현재 읽기 주소를 받을 준비가 안 된 상태)

 

2️⃣ S_AXI_ARVALID == 1 (마스터가 유효한 읽기 주소를 보냄)

axi_arready = 1 (읽기 주소를 받을 준비 완료)

axi_araddr = S_AXI_ARADDR (마스터가 보낸 주소를 저장)

 

3️⃣ 다음 클럭에서 axi_arready를 다시 0으로 설정 (일시적인 ready 신호)

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2) READ HANDSHAKE

	// Implement axi_arvalid generation
	// axi_rvalid is asserted for one S_AXI_ACLK clock cycle when both 
	// S_AXI_ARVALID and axi_arready are asserted. The slave registers 
	// data are available on the axi_rdata bus at this instance. The 
	// assertion of axi_rvalid marks the validity of read data on the 
	// bus and axi_rresp indicates the status of read transaction.axi_rvalid 
	// is deasserted on reset (active low). axi_rresp and axi_rdata are 
	// cleared to zero on reset (active low).  
	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_rvalid <= 0;
	      axi_rresp  <= 0;
	    end 
	  else
	    begin    
	      if (axi_arready && S_AXI_ARVALID && ~axi_rvalid)
	        begin
	          // Valid read data is available at the read data bus
	          axi_rvalid <= 1'b1;
	          axi_rresp  <= 2'b0; // 'OKAY' response
	        end   
	      else if (axi_rvalid && S_AXI_RREADY)
	        begin
	          // Read data is accepted by the master
	          axi_rvalid <= 1'b0;
	        end                
	    end
	end    

	// Implement memory mapped register select and read logic generation
	// Slave register read enable is asserted when valid address is available
	// and the slave is ready to accept the read address.
	assign slv_reg_rden = axi_arready & S_AXI_ARVALID & ~axi_rvalid;
	always @(*)
	begin
	      // Address decoding for reading registers
	      case ( axi_araddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB] )
	        2'h0   : reg_data_out <= slv_reg0;
	        2'h1   : reg_data_out <= slv_reg1;
	        2'h2   : reg_data_out <= slv_reg2;
	        2'h3   : reg_data_out <= slv_reg3;
	        default : reg_data_out <= 0;
	      endcase
	end

	// Output register or memory read data
	always @( posedge S_AXI_ACLK )
	begin
	  if ( S_AXI_ARESETN == 1'b0 )
	    begin
	      axi_rdata  <= 0;
	    end 
	  else
	    begin    
	      // When there is a valid read address (S_AXI_ARVALID) with 
	      // acceptance of read address by the slave (axi_arready), 
	      // output the read dada 
	      if (slv_reg_rden)
	        begin
	          axi_rdata <= reg_data_out;     // register read data
	        end   
	    end
	end

1️⃣ axi_arready == 1 (슬레이브가 읽기 주소를 수락했음)

 

2️⃣ S_AXI_ARVALID == 1 (마스터가 유효한 읽기 주소를 보냄)

 

3️⃣ axi_rvalid == 0 (현재 읽기 데이터가 유효하지 않은 상태)

axi_rvalid = 1 (슬레이브가 읽기 데이터 전송 준비 완료)

axi_rresp = 2'b00 (OKAY 응답)

 

4️⃣ 마스터가 S_AXI_RREADY == 1이면, axi_rvalid는 다시 0으로 리셋됨.

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5. Testbench 결과