Layout 설계 시 무엇을 더 중요시 해야하는가 (Area vs Timing vs Reusablity)

 

Layout에 앞서 Stick Diagram을 미리 작성해보고, 대략적인 시나리오를 짜놓는다면 CMOS의 WIDTH를 줄이는데 걸리는 시간을 절약할 수 있다. 설계자가 어떤 것을 중점에 두고 설계할지에 따라  Stick Diagram의 형태는 달라질 수 있다.

 

크게 가격 절감(Area), 기생 Capacitanc(Timing), 또는 기존 Layout을 재사용할 것인지로 나눌 수 있는데 각각에 대해 설명해 보고자 한다.

 

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F = ~(AB + CD)

 

F = ~(AB + CD) 의 로직을  Stick Diagram으로 나타내보았다. Stick Diagram의 Path를 찾는 방법을 간단히 정리하자면 다음과 같다.

Path(경로) 조건

1. nMOS Block & pMOS Block은 동시에 만족해야 한다.
2. 모든 트랜지스터를 한 번씩 경유해야 한다.

 

 

위 로직의 Layout을 재사용하는 방법으로 F = ~(AB + CD + E)의 Stick Diagram을 그려보자. 

 

 

1. Layout을 재사용 하는 경우

 

 

 

이 경우, Layout을 설계하기 편리할 수는 있으나, Path가 만들어지지 않아 P-well을 새롭게 추가해야하며 Design Rule에 따라 Cost와 Area가 넓어진다.

 

2. Layout을 재사용 하지 않고 새롭게 그리는 경우

 

 이 경우, 새로운 Path를 찾아 하나의 P-well로 통합시켜 Area 적인 측면에서 유리할 수 있지만, 복잡한 Logic의 경우 해당 방법을 쓰기 힘들 수도 있다. 

 

2-1. 위 Logic에서 Timing을 더 중요시 하는 경우

 

 이 경우에는, 적은 기생 Capacitance로 Timing 적인 측면에서 유리할 수 있지만, P-well을 하나만 사용하는 Path는 나오지 않아 Area 적인 측면에서 좋지 않은 것을 확인할 수 있다.

 

 

세 가지 중 어떤 것을 선택할지는 설계 일정이나 사양에 따라 결정되는 요소!